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Este artículo analiza en detalle la forma en que la lógica del transistor de paso degrada una señal y cómo se puede remediar esta degradación de la señal.

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Si ha leído los artículos anteriores, está familiarizado con el hecho de que la implementación de la lógica de transistor de paso con un interruptor NMOS resulta en una degradación de la señal problemática. Podemos mejorar en gran medida la integridad de la señal utilizando una puerta de transmisión CMOS en lugar de un interruptor NMOS. Sin embargo, es difícil motivarse para llenar un circuito con puertas de transmisión porque al hacer esto, a menudo perdemos el único beneficio importante que ofrece PTL, a saber, una reducción significativa en el recuento de transistores. Una compuerta de transmisión CMOS requiere no solo un transistor adicional en el propio interruptor sino también un inversor para la señal de control complementada.

El interruptor NMOS

Desafortunadamente, un transistor NMOS simplemente no es un buen dispositivo para aplicaciones de conmutación de nivel lógico. El problema aquí es que la existencia de una ruta de corriente depende de la presencia de un voltaje de compuerta que es más alto que el voltaje de la fuente.

Este problema se soluciona fácilmente si el circuito tiene acceso a un voltaje de control que es más alto que los niveles de voltaje que pasarán a través del interruptor. Pero en el contexto de un circuito digital estándar, nunca podemos esperar tener más de dos voltajes: el voltaje lógico-alto y el voltaje lógico-bajo. Por lo tanto, si se aplica una señal de 3.3 V a la puerta, el FET simplemente no puede pasar efectivamente una señal de 3.3 V de entrada a salida.

Un interruptor NMOS pasa un cero "fuerte" y uno "débil": cuando se aplica un alto voltaje lógico a la compuerta (para encender el interruptor) y se aplica una señal lógica baja al terminal de entrada, el voltaje de la compuerta es significativamente mayor que el voltaje en los otros dos terminales. Esto da como resultado un canal de baja resistencia entre la entrada y la salida. Sin embargo, la situación es muy diferente cuando aplicamos una señal de alta lógica al terminal de entrada. Ya no tenemos una gran diferencia de voltaje entre la compuerta y los otros dos terminales, y el rendimiento eléctrico se deteriora a medida que aumenta la resistencia del canal.

Podemos usar el siguiente circuito de LTspice para experimentar con el comportamiento de un interruptor NMOS.

Se aplica una señal de control de 3.3 V a la puerta, y la señal de entrada transita entre masa y 3.3 V. La pequeña cantidad de capacidad de carga representa la capacidad de entrada de los circuitos descendentes.

Puede ver que la pendiente de la señal de salida disminuye considerablemente cuando la diferencia entre el voltaje de la compuerta y el voltaje de salida cae por debajo de un cierto nivel. El voltaje de salida comienza a aumentar muy lentamente y no alcanza el alto voltaje lógico antes del comienzo del próximo ciclo. También hay un retraso significativo en la transición negativa, aunque el voltaje de salida eventualmente llega a tierra. Este gráfico le da una idea clara de lo que queremos decir con cero "fuerte" y uno "débil".

¿Podemos usar un inversor?

Podría estar pensando que hay una solución muy simple para este problema de degradación de la señal: ¿Qué sucede si aplicamos la señal PTL a la puerta de un inversor estándar? A primera vista, parece que esto restablecería los niveles lógicos, limpiaría los bordes y proporcionaría caminos de baja resistencia al riel de suministro y al suelo. ¿Que podría ser mejor?

Mi conjetura es que podría salirse con la suya en muchas situaciones, pero en general no es la solución recomendada. El problema es que el alto voltaje lógico que sale del interruptor NMOS puede ser lo suficientemente bajo como para crear un canal conductor en el dispositivo PMOS del inversor.

Por lo general, cuando la entrada a un inversor es lógica alta, el transistor NMOS es totalmente conductor y el transistor PMOS está completamente cortado. Pero a medida que la tensión de entrada cae por debajo de la tensión de alimentación, la tensión de la fuente a la puerta del PMOS aumenta, quizás hasta el punto en que las cantidades de corriente no triviales fluirán desde la fuente hasta el drenaje.

Este es un problema, porque con el NMOS totalmente conductor, ahora tenemos una ruta de corriente desde el riel de suministro hasta la tierra. El resultado final aquí es energía desaprovechada: el inversor disipa la energía no solo durante la conmutación, sino también cuando la entrada tiene una lógica alta.

Un inversor básico, entonces, no es un método adecuado de restauración de la señal PTL. Sin embargo, es casi un método adecuado; todo lo que tenemos que hacer es agregar un transistor PMOS conectado estratégicamente.

El restaurador de señales PTL

El siguiente esquema de LTspice muestra un circuito inteligente que se puede usar para mejorar en gran medida las características de la señal de salida entregada por un interruptor NMOS.

El funcionamiento del circuito es bastante sencillo. Cuando la entrada tiene una lógica baja, el NMOS pasa una lógica fuerte baja al inversor. En estas condiciones, M2 no afecta al circuito, ya que su voltaje de compuerta es la lógica fuerte y alta generada por el inversor.

Cuando la entrada tiene una lógica alta, el NMOS inicialmente entrega una lógica débil alta al inversor. Sin embargo, esta lógica débil alta no es problemática porque rápidamente se convierte en una lógica fuerte alta: tan pronto como la salida del inversor pasa a la lógica baja, M2 se enciende, estableciendo una ruta de baja resistencia entre el nodo de salida PTL y la fuente carril.

La siguiente gráfica demuestra la eficacia de este circuito.

Como puede ver, los niveles lógicos se han restaurado y los retrasos se han eliminado. Y como beneficio adicional, el circuito de restauración de señal también produce una versión invertida de alta calidad de la señal de salida:

Esta señal invertida puede ser útil si los circuitos descendentes utilizan una puerta de transmisión CMOS.

Conclusión

Espero que hayan disfrutado esta serie sobre la lógica del transistor de paso. Es una alternativa interesante al diseño digital estándar basado en inversores, y este artículo le brinda un medio para mitigar los efectos del rendimiento eléctrico inferior de PTL. Si tiene algún argumento en contra o a favor de implementaciones basadas en transistor de la funcionalidad digital, siéntase libre de compartir sus pensamientos en un comentario.