En este artículo, veremos que se puede usar una batería de respaldo junto con algunos circuitos de control para construir una memoria rápida no volátil a partir de una SRAM convencional.

La necesidad de una memoria rápida no volátil

Todos los tipos de memoria pueden clasificarse como volátiles o no volátiles. La memoria volátil pierde su contenido cuando el dispositivo pierde energía, mientras que el tipo no volátil puede mantener la información almacenada incluso cuando se corta la energía.
La familia de memorias de acceso aleatorio (RAM) incluye dos tipos importantes, a saber, RAM estática y RAM dinámica, que son volátiles. Dos ejemplos de memoria no volátil que se utilizan ampliamente en sistemas integrados son EEPROM y Flash.
Aunque las memorias EEPROM y Flash tienen la ventaja de no ser volátiles, tienen ciclos de escritura significativamente más largos en comparación con un chip RAM. Por ejemplo, el ciclo de escritura de una EEPROM típica está en el rango de 1 a 10 ms, mientras que el tiempo de acceso de una SRAM típica puede ser de alrededor de 70 ns (las SRAM rápidas ofrecen tiempos de acceso en el rango de 10 ns, según Cypress Semiconductor) .
Tener un ciclo de escritura mucho más largo que un ciclo de lectura hace que las memorias EEPROM y Flash sean adecuadas para aplicaciones en las que el número de operaciones de lectura de memoria es mucho mayor que el número requerido de operaciones de escritura.
Por otro lado, existen aplicaciones como terminales de punto de venta (POS), motores de procesamiento de red y servidores donde se requiere memoria no volátil con ciclos rápidos de lectura y escritura. En estos casos, podemos usar una memoria SRAM convencional junto con una batería de respaldo y algunos circuitos de control para crear una memoria rápida no volátil.
Estas memorias no volátiles a menudo se denominan SRAM respaldadas por batería.

SRAM con respaldo de batería

Una SRAM con respaldo de batería (BBSRAM) incorpora una batería como fuente alternativa de energía para retener el contenido de la memoria durante un corte de energía. La idea básica se ilustra en la Figura 1.


Figura 1. Las BBSRAM retienen la memoria de un dispositivo en caso de un corte de energía.

La fuente de alimentación principal (Vcc) y la batería se aplican a un chip de supervisión que monitorea Vcc en busca de una condición fuera de tolerancia. Durante un modo normal de funcionamiento, Vcc aparece en la salida del chip supervisor (Vout) para suministrar energía a la SRAM. Sin embargo, en caso de un corte de energía, la batería se utiliza para alimentar la SRAM.
El siguiente diagrama de tiempo ilustra el funcionamiento del TPS3617, que es un chip de supervisión para suministros de 5 V.

Diagrama de tiempos del TPS3617
Figura 2. Diagrama de tiempos del TPS3617. Imagen utilizada por cortesía de Texas Instruments

Cuando Vcc cae por debajo de un umbral ajustado de fábrica (4.55 V para TPS3617), la salida Vout cambia de Vcc a VBAT.

Retención de datos de una BBSRAM

La retención de datos es el período máximo de tiempo que un dispositivo no volátil puede mantener su contenido. Con una BBSRAM, la retención de datos está determinada principalmente por la vida útil de la batería. Para maximizar la vida útil de la batería, necesitamos consumir la menor cantidad de corriente posible en el modo de funcionamiento de la batería.
Como se muestra en la Figura 1, podemos usar el chip supervisor para controlar la entrada de habilitación de chip de la SRAM, $$ frac {} {CE_ {RAM}} $$, y ponerlo en modo de espera cuando sea necesario. Tenga en cuenta que las SRAM solo necesitan consumir una pequeña corriente de fuga (menos de aproximadamente 10 μA) para retener los datos en el modo de espera.
Durante un modo normal de operación, el chip supervisor pasa todas las transiciones de $$ frac {} {CE_ {IN}} $$, que es controlado por el microcontrolador, a $$ frac {} {CE_ {OUT}} $ PS Por lo tanto, normalmente, el chip de supervisión es transparente y la MCU puede habilitar / deshabilitar la SRAM. Sin embargo, durante un corte de energía, el chip supervisor establece $$ frac {} {CE_ {RAM}} $$ en lógica alta para poner la SRAM en modo de espera.
Esto se ilustra en la Figura 3.

En caso de corte de energía, la SRAM se pone en modo de espera cuando el chip supervisor establece CE_RAM en lógica alta.
Figura 3. En caso de falla de energía, la SRAM se pone en modo de espera cuando el chip supervisor establece $$ frac {} {CE_ {RAM}} $$ en lógica alta. Imagen (modificada) utilizada por cortesía de Texas Instruments

Poner la SRAM en modo de espera minimiza el consumo de energía en el modo de batería. De esta forma, una BBSRAM típica puede tener una retención de datos de unos 10 años.
Vale la pena mencionar que la vida útil de la batería puede verse afectada por un mecanismo que no sea el consumo de corriente en espera de la memoria, es decir, la pérdida de electrolito de la batería a través del sello de engarzado. La tasa de pérdida del electrolito se acelera a temperaturas elevadas.
Por ejemplo, a 85 ° C, la batería se agotará por completo en aproximadamente dos años, incluso si no está conectada a una carga. Por lo tanto, debemos tener en cuenta la capacidad de la batería, los requisitos de corriente de la memoria y la temperatura ambiente para tener una predicción realista de la vida útil de la batería.

Evitar ciclos de escritura erróneos

Discutimos anteriormente que deshabilitar la SRAM aumenta la vida útil de la batería y, en consecuencia, la retención de datos de una BBSRAM. También es necesario poner la SRAM en modo de espera para evitar ciclos de escritura erróneos.
En la Figura 1, notará que la MCU es operada por la fuente de alimentación principal VCC. Una condición fuera de tolerancia en VCC puede generar un valor impredecible en las salidas de la MCU. Si ocurre un corte de energía y la SRAM no está deshabilitada, la MCU puede escribir datos erróneos en la SRAM. Por lo tanto, necesitamos proteger contra escritura la SRAM poniéndola en modo de espera cuando se detecta un corte de energía.
Tenga en cuenta que muchos chips de supervisión controlan su salida de habilitación de chip $$ frac {} {CE_ {OUT}} $$ de una manera ligeramente diferente a la que se muestra en la Figura 3.
Por ejemplo, la Figura 4 muestra cómo el TPS3610 controla la habilitación del chip SRAM.

Temporización de activación de chip del TPS3610
Figura 4. Temporización de habilitación de chip del TPS3610. Imagen (adaptada) utilizada por cortesía de Texas Instruments

Como puede ver, el segundo corte de energía en la figura anterior ocurre mientras $$ frac {} {CE_ {IN}} $$ es lógicamente bajo (la MCU ha habilitado la SRAM). En este caso, el TPS3610 pone la SRAM en modo de espera después de un retraso de 15 μs. Este retraso se implementa para permitir que se complete un ciclo de escritura potencial actual.
Los chips de supervisión de diferentes fabricantes suelen incorporar este retardo; sin embargo, el valor del retardo debe comprobarse con la hoja de datos y puede variar de aproximadamente 10 μs a 15 μs.

Chips SRAM con respaldo de batería

Como se mencionó anteriormente, podemos usar un chip de supervisión junto con una batería para hacer que una SRAM se comporte como una SRAM no volátil. Alternativamente, podemos usar un chip BBSRAM como DS1225 que ofrece todos los elementos requeridos (la fuente de energía de litio, los circuitos de control y la SRAM) en un solo paquete.
El dispositivo monitorea la fuente de alimentación para detectar cualquier condición fuera de tolerancia. En caso de un corte de energía, utiliza automáticamente la batería integrada para alimentar la SRAM y pone la memoria en modo de espera para protegerla de la corrupción de datos. El paquete del dispositivo coincide con el de las SRAM existentes, lo que facilita la actualización de la memoria actual a un tipo no volátil.

Conclusión

Existen aplicaciones como terminales de punto de venta (POS), motores de procesamiento de red y servidores en los que se requiere memoria no volátil con ciclos rápidos de lectura y escritura. En estos casos, podemos usar una memoria SRAM convencional junto con una batería de respaldo y algunos circuitos de control para crear una memoria rápida no volátil.
Una solución alternativa es el uso de una EEPROM como memoria de respaldo para almacenar la información de la SRAM durante un corte de energía. El siguiente artículo de esta serie presentará el método basado en EEPROM y lo comparará con una BBSRAM.

Para ver una lista completa de mis artículos, visite esta página.

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