Desde el descubrimiento del transistor a fines de la década de 1940 hasta principios de la de 1950, ha sido el componente más dominante en los dispositivos electrónicos y ha permitido una mejora espectacular en la tecnología moderna. La ley de Moore y la escala de Dennard han descrito la necesidad de mejorar el tamaño de las funciones y el rendimiento de los transistores que se encuentran en el diseño de circuitos integrados de hoy en día; es decir, la necesidad de duplicar el número de transistores en un chip en particular cada 24 meses.
Debido a esta mejora, existen diferencias obvias entre el rendimiento, el punto de funcionamiento y las propiedades intrínsecas de los circuitos de transistores anteriores (que tenían unos pocos milímetros) en comparación con los circuitos de transistores de hoy en día (que tienen solo unos pocos nanómetros de diámetro).
En este artículo, vamos a discutir el modelo de análisis de transistores MOS ideal y las no idealidades que han surgido debido a la mejora constante en el tamaño de las características y el diseño de los transistores MOS. Además, vamos a discutir las fuentes de no idealidades (SNI) en los transistores MOS, se introducen métodos de diseño para modelar correctamente el circuito VLSI en simulación antes de la implementación real.

Información de antecedentes: fuente y drenaje

Considere el diagrama de transistor básico en la Figura 1. Cuando no se aplica voltaje a la puerta (g), se dice que el transistor está en el estado APAGADO.


Figura 1. Modo de funcionamiento básico del transistor

Si un voltaje de puerta pequeño (Vgs < Vt) is applied, this voltage level is called subthreshold voltage level and the transistor is still assumed to be OFF (no conduction). But if a voltage high enough to get its carrier (electron or holes) moving is applied (Vgs > Vt), crea un canal entre el drenaje (d) y la (s) fuente (s), lo que hace que fluya la corriente drenaje-fuente (Ids). En este punto, se dice que el transistor está en estado ON (activo), por ejemplo. Esto es similar a cuando enciende su teléfono inteligente.
En el estado ON, la corriente de drenaje (Ids) aumenta linealmente con el voltaje de drenaje (Vds) hasta (Vds = Vgs = Vdsat), después de lo cual la corriente de drenaje permanece constante. Si el voltaje de drenaje aumenta más al valor (Vds> Vdsat), en este punto, el transistor probablemente producirá su límite máximo de corriente, por lo tanto, se dice que el transistor está en el modo de saturación. Por ejemplo, si sigues consumiendo muchos alimentos, hay una cantidad máxima de trabajo que puedes hacer en función de tu limitación física, lo que significa que se supone que se desperdician más alimentos que consumas. De manera similar, el transistor está restringido por su limitación física, como el tamaño de su característica (W y L) y su nivel de dopaje (la cantidad de impurezas que contiene).
En consecuencia, esta ilustración se denomina modelo de canal largo y la corriente de fuente de drenaje para un transistor cuya puerta es de longitud (L) y ancho (W) está dada por

Motivación

Los diseñadores de circuitos integrados intentan variar el W / L de un transistor para que quepan más componentes en un chip. Cuanto más intentan meter transistores en un chip, más se enfrentan a las limitaciones físicas de los transistores.
Entonces, a lo largo de los años, a medida que los tamaños de los transistores pasan de la tecnología micrométrica a la nanométrica, la mayoría de las suposiciones mencionadas anteriormente no imitan perfectamente el funcionamiento de un transistor real. Por ejemplo, cuando se dice que el transistor está en el estado APAGADO, se supone que la corriente es cero, pero en el sentido real, hay una fuga de corriente por debajo del umbral entre los terminales del transistor que son idealmente despreciables, en el orden de nanoamperios ( nA) pero cuando se multiplican por los millones-billones de transistores en un dispositivo, son significativos.
Por ejemplo, desea mantener la batería en el nivel que dejó cuando apaga su teléfono inteligente, por lo que la corriente de fuga es un problema con el que el diseñador debe lidiar al simular su diseño. En segundo lugar, se dice que un transistor mantiene constante su corriente máxima en el modo de saturación, pero en los transistores reales, se ha observado que la corriente aumenta a un ritmo más lento, lo que anula el propósito de suministrar una cantidad constante de corriente.
Por lo tanto, en esta sección, vamos a cada uno de los mecanismos responsables de estos comportamientos no ideales y cómo los diseñadores pueden modelar correctamente transistores para la simulación en su flujo de diseño.

Saturación de velocidad y degradación de la movilidad
La saturación de velocidad da como resultado Ids más bajos a Vds altos (modo de saturación). Debido a que un voltaje más alto provoca una mayor intensidad de campo eléctrico a lo largo del canal, lo que hace que la portadora choque con más frecuencia, por lo tanto, resulta en una degradación de la movilidad de la portadora.
El portador también tiene una limitación física, por lo que solo puede mantener una cierta velocidad promedio máxima, esto se llama saturación de velocidad. Un modelo universal que coincide con este escenario se da en (Chen, et al., 1997) y (Chen, Hu, Fang, Lin y Wollesen, 1997), donde la movilidad (µ) fue reemplazada por la movilidad efectiva (µeff) .

Modulación de la longitud del canal
En un transistor ideal, Ids es independiente de Vds cuando el transistor está en modo de saturación, lo que hace que el transistor sea una fuente de corriente constante. Pero en realidad, Vds (voltaje de fuente de drenaje) causa una capa de agotamiento (Ld) a lo largo de las paredes del canal, lo que hace que la longitud efectiva del canal sea menor que la longitud real del canal, lo que hace que la longitud efectiva (Leff = L – Ld) .
En consecuencia, a medida que aumenta Vds, Leff se vuelve relativamente más corto, lo que reduce la intensidad del campo lateral. Dado que la intensidad del campo eléctrico (E) es proporcional a la longitud del canal. Esta intensidad de campo reducida empuja la variabilidad de Ids a la región lineal, lo que hace que Ids aumente con Vds en saturación.


Figura 2. Región de agotamiento que acorta la longitud efectiva del canal

En este caso, los Ids se pueden modelar mejor multiplicándolos por un factor dependiente del voltaje inicial VA como se describe en (Gray, Hurst, Lewis y Meyer, 2001).

Efecto de voltaje de umbral (Vt)
Idealmente, el voltaje umbral (Vt) se ha tratado como constante, pero en realidad, varía con el voltaje del cuerpo (voltaje fuente-cuerpo, Vsb), voltaje de drenaje e incluso la longitud del canal.
En primer lugar, desde el transistor de la Figura 2 anterior, cuando se aplica Vsb, aumenta el voltaje de umbral (Vt) requerido para que el transistor se encienda. Teniendo esto en cuenta, Vt se puede volver a modelar como

$$ V_t = V_ {t0} + gamma ( sqrt (2) {Ø_0 + V_ {sb}} – sqrt Ø_s) $$

Se puede encontrar más información en (Tsividis, 1999).
En segundo lugar, el voltaje de drenaje que creó un campo eléctrico a lo largo del canal provoca lo que se conoce como reducción de barrera inducida por drenaje (DIBL) que hace que el voltaje de umbral se reduzca en un factor representado como coeficiente DIBL.

$$ V_t = V_ {t0} – eta V_ {ds} $$
$$ eta $$ = coeficiente DIBL

Normalmente, Vt aumenta con la longitud del canal, pero a medida que se aplica Vds, la longitud del canal disminuye debido a la presencia de la región de agotamiento y, por lo tanto, provoca lo que se denomina Vsbroll-off (reducción).

Fuga
Cuando el transistor está apagado, se supone que la corriente de la fuente de drenaje es cero. En el sentido real, pierden una pequeña cantidad de corriente debido a la conducción por debajo del umbral y la fuga de unión.
Para la fuga por debajo del umbral, se supone que los Ids de corriente son cero cuando Vgs <Vt, pero en realidad, la corriente cae más rápido en esta condición de funcionamiento. A medida que Vgs baja a un valor negativo, forma lo que se llama inversión débil, como se muestra en la Figura 3:


Figura 3. IV-característica que muestra caída exponencial de Ids en Vgs <Vt

Para la fuga de unión, observamos que el transistor es un diodo de unión PN / NP básico entre la difusión y el sustrato / pozo. Cuando el transistor está en el estado APAGADO, el diodo de unión de la puerta de la fuente tiene polarización inversa. Sin embargo, los diodos con polarización inversa aún conducen una pequeña cantidad de corriente dada por la ecuación clásica del diodo:

$$ I_D = I_S (e ^ frac {V_D} {V_T} – 1) $$

La temperatura también es un gran mecanismo de no idealidades, ya que afecta principalmente a otras no idealidades discutidas hasta ahora. Por ejemplo, la fuga por debajo del umbral aumenta con la temperatura. El voltaje umbral (Vt) también disminuye con la temperatura, lo que lo hace susceptible a la conducción DIBL y subumbral. Generalmente, es más adecuado para operar a baja temperatura ya que reduce significativamente la saturación de la velocidad y la degradación de la movilidad.

Dependencia de la geometría

El diseñador de diseño generalmente dibuja un transistor con una cierta longitud de canal (Ldrawn) y ancho (Wdrawn). Pero la dimensión real de la longitud de la puerta / canal puede diferir según el proceso de fabricación. Esto provocaría que el transistor tenga menos o más de la dimensión deseada, por lo que afectará el voltaje umbral y la longitud efectiva del canal y el efecto de saturación de la velocidad, lo que podría causar algunas no idealidades como se discutió en las secciones anteriores. Esta no idealidad se modela como se muestra a continuación; LD y WD dependen del proceso de fabricación.

$$ L_ {eff} = L_ {dibujado} + X_L – 2L_D $$
$$ W_ {eff} = W_ {dibujado} + X_W – 2W_D $$

Referencias
Chen, K., Hu, C., Fang, P., Lin, M. y Wollesen, D. (1997). Predecir la velocidad CMOS con óxido de puerta y escalado de voltaje y efectos de carga de interconexión. IEEE Trans. Dispositivos electrónicos, 44 (11), 1951-1957.
Chen, K., Wann, H., Dunster, J., Ko, P., Hu, C. y Yoshida, M. (1997). Modelo de movilidad del portador MOSFET basado en el espesor del óxido de la puerta, el umbral y los voltajes de la puerta. Electrónica de estado sólido, 39 (10), 1515-1518.
Gray, P., Hurst, P., Lewis, S. y Meyer, R. (2001). Análisis y Diseño de Circuitos Integrados Analógicos (4ª ed.). Nueva York: John Wiley & Sons.
Neil, W. y David, H. M. (2011). Diseño CMOS VLSI (4ª ed.). Boston: Addison-Wesley.
Tsividis, Y. (1999). Operación y modelado del transistor MOS (2ª ed.). Boston: McGraw-Hill.

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